隨著(zhù)復雜性和所需帶寬的迅速增加，光子和電子的集成在新一代收發(fā)器中起著(zhù)至關(guān)重要的作用，傳統的線(xiàn)鍵連接存在密度和帶寬限制，先進(jìn)封裝技術(shù)能夠實(shí)現2.5D/3D堆疊，甚至晶圓級封裝，已經(jīng)被各種廠(chǎng)家用于實(shí)現光電協(xié)整。

一、先進(jìn)光學(xué)應用

1、數據通信（DataCom）

    數據中心互連領(lǐng)域的PIC模塊面臨的主要挑戰是數據速率的巨大增長(cháng)，高端ASIC帶寬不斷增加，目前商用產(chǎn)品達到51.2 Tbps，下一代產(chǎn)品的目標是102.4 Tbps。首先SerDes數據速率將超過(guò)100 Gbps，傳統銅線(xiàn)傳輸損耗巨大。即使使用中板光模塊（MBOM），靠近交換機封裝，但功耗巨大，而且熱管理存在挑戰。共封裝光學(xué)（CPO）模塊提供一種更加集成的解決方案，模塊將主芯片與光收發(fā)器封裝在同一BGA襯底上,光引擎結合PIC和EIC，可以顯著(zhù)降低功耗，為太比特級交換機提供光接口。

2、高性能計算（HPC）：

    在高性能計算系統中使用多核架構的大趨勢推動(dòng)CPO解決方案，光纖盡可能地連接到離計算節點(diǎn)或存儲單元最近的地方，向CPU添加光I/O為擴展系統提供可能。在硬件架構中使用光交換，可用于連接片外通信或片內通信，稱(chēng)為光子片上網(wǎng)絡(luò )（pNoC），例如，光開(kāi)關(guān)連接幾個(gè)單獨的計算節點(diǎn)的分解架構，這種將光學(xué)Tx/Rx（光引擎）連接到插座封裝的方法，受益于計算節點(diǎn)和光引擎的共同封裝集成。

對于下一代HPC服務(wù)器，CPO與CXL的光交換技術(shù)相結合，允許計算節點(diǎn)進(jìn)行分解，與傳統技術(shù)（機架頂拓撲中的前面板模塊）相比，具有出色功耗增益，3D封裝技術(shù)成為關(guān)鍵推動(dòng)因素。例如pNoC中集成四個(gè)CPU芯片，每個(gè)芯片有16個(gè)內核，PIC集成波導、RRMs和PD的光中介器，在其頂部使用銅柱組裝多核計算芯片，附加EIC芯片具有調制器驅動(dòng)和控制功能，使得芯粒之間的光通信成為可能。

3、工業(yè)和汽車(chē)傳感器：

    推動(dòng)異質(zhì)光電集成發(fā)展的關(guān)鍵應用之一是移動(dòng)應用的光學(xué)傳感器，例如Lidar。固態(tài)解決方案采用晶圓級硅技術(shù)，低成本，供應鏈能力，小尺寸和高性能。自動(dòng)駕駛的規格要求掃描角度為60°，求在超過(guò)200米的距離上具有較高的檢測精度，需要將OPA通道數量增加到1000多個(gè)，傳統線(xiàn)鍵合顯然不滿(mǎn)足。CEA-LETI在Tinker歐洲自動(dòng)駕駛傳感器項目通過(guò)3D集成先進(jìn)封裝工藝，引入TSV和細間距倒裝芯片技術(shù)，包含正面發(fā)射的OPA倒裝芯片的硅中間層，整個(gè)激光雷達面積大大減少。

二、光模塊封裝歷史

    光子集成電路PIC的早期概念是通過(guò)使用集成光波導將各種功能的光學(xué)器件組合在一起，實(shí)現特定光產(chǎn)生和檢測的光學(xué)功能，由此產(chǎn)生將光學(xué)功能與電學(xué)功能合并在一起的問(wèn)題。其主要目的是降成本，同時(shí)提高光子/電子模塊的性能。

實(shí)現光子和電子器件的協(xié)整可以通過(guò)不同的方式實(shí)現：

1、單片集成

    OEIC（光電集成電路）基于一個(gè)通用的半導體襯底同時(shí)集成電子和光子器件。最初是通過(guò)在InP襯底上合并光學(xué)和電氣功能來(lái)實(shí)現，這個(gè)之前有不少的報道，目前仍有廠(chǎng)家在做此類(lèi)研究。后來(lái)演進(jìn)到硅平臺，Global foundries商業(yè)代工廠(chǎng)實(shí)現單片集成，通過(guò)減少連接長(cháng)度和消除任何封裝互連結構，大大減少PIC和EIC之間的射頻寄生。主要問(wèn)題是EIC通常需要比PIC更先進(jìn)的技術(shù)節點(diǎn)，因此這種集成在節點(diǎn)優(yōu)化方面并不理想，而且與集成CMOS電路相比，光學(xué)器件的占地面積通常更大，造成成本和熱管理方面的不利影響。

2、混合集成

    PIC和EIC使用封裝技術(shù)連接，形成混合模塊。最初是通過(guò)線(xiàn)鍵合連接技術(shù)實(shí)現，后來(lái)演進(jìn)到使用倒裝芯片連接PIC和EIC的先進(jìn)架構。隨著(zhù)時(shí)間的推移，出現越來(lái)越復雜的封裝技術(shù)來(lái)追求高速數據通信領(lǐng)域的極致性能。主要好處是，PIC和EIC在不同的晶圓和不同的生產(chǎn)線(xiàn)上制造，單獨優(yōu)化和測試提高良率和可靠性。

例如，PIC集成最先進(jìn)的無(wú)源和有源器件（高速調制器，高速光電探測器），EIC采用0.13 μ m SiGe BiCMOS技術(shù)實(shí)現。倒裝芯片采用40μm節距的銅凸點(diǎn)?；诘寡b芯片鍵合實(shí)現EIC/PIC堆疊的硅光模塊，不斷滿(mǎn)足那時(shí)硅光模塊帶寬需求，大多使用下圖所示的裝配工藝流程。

由于硅光目前的研發(fā)路線(xiàn)圖開(kāi)始預測，PIC不僅需要與驅動(dòng)器和TIA集成，而且需要與計算單元或其他CMOS高端器件（CPU， FPGA等）集成。很多廠(chǎng)家例如IME/ASTAR、IMEC和CEA-LETI等都基于先進(jìn)封裝技術(shù)（3D，TSV等）探索PIC與主機芯片的共封裝策略。例如，CEA-LETI提出的架構并進(jìn)行演示，如下所示，TSV將PIC的正面連接到有機襯底或Si中間體。

    涉及PIC和TSV的架構在帶寬、帶寬密度和延遲方面都是最佳的，并且使用橫向或垂直耦合的光學(xué)連接。該架構現已由臺積電作為COUPE技術(shù)商業(yè)化，并廣泛應用于工業(yè)領(lǐng)域。

并不是所有廠(chǎng)家都有TSV技術(shù)，可以采用基板挖槽的雙尺寸組裝技術(shù)，從而避免通過(guò)PIC或EIC制作TSV。

扇出晶圓級技術(shù)（FOWLP）為EIC/PIC集成方案提供更大的靈活性，該技術(shù)允許在通過(guò)晶圓級工藝重建兩個(gè)單芯片后，由后處理的再分布層連接PIC/EIC芯片。

最常見(jiàn)的還是使用硅中間體連接EIC和PIC。

三、3D封裝關(guān)鍵技術(shù)

1、芯片互連

1)基于焊料的倒裝互連

    在倒裝芯片過(guò)程中，兩種材料接觸，溫度升高到SnAg焊料的熔點(diǎn)以上。通用工藝是基于標準錫銀銅熔化合金球的互連間距范圍從1mm到80um。TSMC開(kāi)發(fā)的C4 bump可實(shí)現80μm內密集互連間距。更細連接需要使用電化學(xué)沉積的微凸點(diǎn)UBM，廣泛應用于40 μ m間距，甚至20 μm及以下間距。由于銅凸點(diǎn)的電阻率隨著(zhù)直徑減小而快速增加（40μm的2mΩ到10μm的大于10mΩ），以及具有電阻性和易碎性，導致3D先進(jìn)封裝采用其他方法來(lái)不斷減小互連間距。雖然銦基微凸點(diǎn)可實(shí)現7.5 μm間距，但高復雜和高成本，目前僅限于冷卻紅外應用。

2)晶圓鍵合

    混合鍵合工藝在經(jīng)過(guò)表面處理后將兩個(gè)晶圓堆疊，W2W or D2W。D2W方法可以提供更多的設計靈活性和系統異構。使用CMP達到0.5 nm晶圓表面粗糙度，現在普遍可以達到低至3 μm間距的銅互連，例如intel。D2W混合鍵合互連很快就會(huì )達到亞微米間距。例如索尼的最新成果支持400nm間距。

混合鍵合與焊料互連之間的主要區別是零間距。在3D堆疊架構中，必須考慮主動(dòng)計算芯片產(chǎn)生的熱量對附近熱感光子器件的影響。這是混合鍵合方法的一個(gè)缺點(diǎn)。相反，可以利用這點(diǎn)實(shí)現光學(xué)互連的倏逝耦合，如下所示。

2、TSV

    在光子IC中使用TSV來(lái)構建密集I/O或硅光中間體具有很多優(yōu)勢。通常TSV直徑范圍為10 μm至20 μm、深度為50 μm至120 μm，單個(gè)TSV電阻范圍為10 mΩ至20 mΩ。具有TSV的PIC必須可選地承載其他芯片并可堆疊在基板上，需要在PIC的頂部或底部金屬化或基于焊料互連。挑戰是補償裝配過(guò)程中的翹曲，導致與標準回流工藝不兼容，導致系統可靠性差。例如，LETI的TSV工藝之后還可以制作BRDL確保路由以及可選的背面腔（提高微環(huán)諧振器熱調效率72%）。

例如，AIM photonics硅光子中間層工藝流程包括TSV工藝、直接鍵合以及銅布線(xiàn)層。優(yōu)點(diǎn)包括：在氧化鍵合前TSV中間中間層和光子器件的并行處理；光子晶圓翻轉時(shí)的大介電厚度避免波導和硅襯底信號的寄生耦合。

3、扇出晶圓級封裝（FOWLP）和EMIB

    PIC和EIC的協(xié)整可以利用FOWLP技術(shù)用于先進(jìn)集成光子學(xué)模塊，其不需要TSV或復雜的EIC和PIC模具處理，是一種低成本工藝。

例如，IME報道RDL1 FOWLP，使用材料來(lái)保護填充和壓縮成型過(guò)程中PIC的敏感光學(xué)器件。在FOWLP工藝完成并從載體上剝離重建晶圓后，進(jìn)行切割，移除，而影響邊緣腔耦合器。

intel推出嵌入式多芯片互連橋（EMIB）在有機襯底內正面朝上嵌入具有密集多層布線(xiàn)（Cu damascene）的硅無(wú)源芯片，確保芯片之間的密集互連，同時(shí)在襯底中保持大間距互連?；蛘呖梢允褂肞IC或EIC代替硅無(wú)源芯片用于有機或玻璃基板中的嵌入式芯片，優(yōu)化互連方案。

四、先進(jìn)封裝光模塊

1、封裝光學(xué)器件（CPO）

    最初，通過(guò)在同一有機板上封裝光模塊為主機芯片提供光I/O，Rockley展示一個(gè)交換機原型，ASIC器件具有12個(gè)100 Gbps以太網(wǎng)端口，單模光纖連接，每個(gè)端口功耗為3W（包括外部激光器）。一年后，思科展示共封裝光引擎，每顆數據速率為6.4~12.8 Tbps。

2020年，intel展示其首款共封裝光學(xué)12.8 Tbps以太網(wǎng)交換機，嵌入1.6 Tbps光引擎。光引擎在intel硅光平臺上制造，采用直接鍵合技術(shù)和特定的后處理工藝將激光器嵌入芯片。4個(gè)400 Gbps收發(fā)器聚合1.6 Tbps。光引擎與交換芯片共封裝。

在800Gbps運行時(shí)，光引擎的功耗為19.2 pJ/bit，通過(guò)改進(jìn)SerDes設計、RRM設計和CMOS線(xiàn)性驅動(dòng)器，功耗可進(jìn)一步降低。隨后與Ayarlabs共同發(fā)布第一個(gè)8Tbps共封裝FPGA，嵌入在有機基板的EMIB橋實(shí)現FPGA和光芯片之間的連接。

替代架構是將硅光收發(fā)器芯片嵌入有機襯底，通過(guò)RDL線(xiàn)與主機芯片連接。

博通的51.2 Tb/s交換機也使用倒裝芯片組裝，PIC堆疊在嵌入TSV的薄EIC頂部，信號路徑從共封裝基板通過(guò)EIC傳輸到PIC。

FOWLP方法有助于減少兩個(gè)芯片之間的電路徑長(cháng)度，PIC采用銅柱后處理，FOWLP工藝應用于EIC，兩個(gè)芯片尺寸都保持在最小，互連性在凸起、路由等方面得到優(yōu)化。Rockley Photonics使用FOWLP構建模塊，避免通過(guò)EIC使用TSV。

思科的3.2 Tbps光引擎也利用FOWLP，將4×800G EIC與3.2 Tbps PIC結合在一起。

除此之外，intel展示64x32Gb/s的OCI引擎，其目標是在A(yíng)I CPU/GPU集群中應用。

    博通于2025年6月3日正式宣布交付Tomahawk 6交換機芯片，102.4 Tbps交換容量支持64個(gè)1.6Tbps端口、128個(gè)800Gbps或256個(gè)400Gbps端口，采用行業(yè)領(lǐng)先的200G PAM4 SerDes技術(shù)，采用CPO 技術(shù)將光學(xué)模塊直接封裝在芯片上。

    英偉達推出基于A(yíng)SIC與18個(gè)1.6 Tbps光引擎（使用200Gbps MRM）共封裝的交換機，吞吐量達到28.8 Tbps，采用臺積電COUPE技術(shù)。

    另外初創(chuàng )公司，如Lightmatter和Celestial AI，都有自己的一套技術(shù)。

2、硅光中間層

    第一個(gè)基于全功能硅光中間層的帶有嵌入式TSV的光子集成電路由A*STAR實(shí)現，通過(guò)兩級TSV連接，TSV直徑為20μm，間距為100μm，PIC厚度為100μm。

其架構如下：

在歐洲TINKER項目中，CEA LETI于2024年進(jìn)行全功能光學(xué)相控陣演示。PIC制作TSV，TSV直徑為10 μ m，PIC厚度為120 μ m，集成256個(gè)通道和熱控相位調制器，以執行1550 nm激光束轉向。

PIC通過(guò)2.5D封裝與EIC集成在無(wú)源硅中間體上。PIC與中間層互連使用50μm間距和20μm直徑的無(wú)鉛銅凸點(diǎn)。TSV和倒裝芯片減少80%的OPA路由?？梢栽黾訉?zhuān)用于單個(gè)通道發(fā)射和接收的CMOS器件，以及用于激光束信號校準的額外子系統。

經(jīng)過(guò)光子、TSV、背面晶圓處理、硅中間層上的倒裝芯片和封裝進(jìn)行全功能LiDAR演示。

總之，3D封裝技術(shù)在性能、占地面積和大規?？芍圃煨苑矫婢哂袃?yōu)勢，而半導體和封裝供應鏈幾乎已經(jīng)可用，數據通信和傳感器已經(jīng)從這一技術(shù)飛躍中受益，預測將擴展到傳感、基于光神經(jīng)網(wǎng)絡(luò )和量子系統等許多領(lǐng)域。

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